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    公开号:WO1992002052A1
    申请号:PCT/JP1991/000975
    申请日:1991-07-18
    公开日:1992-02-06
    发明作者:Yasuhisa Hirabayashi；Yasuhiro Oguchi；Kazuhiko Ookawa；Takashi Sakuda
    申请人:Seiko Epson Corporation；
    IPC主号:H03K19-00
    专利说明:
    [0001] 明 細 書 マスタースライ ス半導体集積回路 技術分野
    [0002] この発明は、 ゲー ト ア レイ等のマスタースライ ス半導体集積回路 に関し、 更に詳細には、 2値論理の出力電流値を内部又は外部から 可変制御可能のマスタース ラ ィ ス半導体集積回路に関する。 背景技術
    [0003] ゲー トア レイ は、 一般に、 複数の絶緣ゲ一 ト電界効果 ト ラ ンジス タ （以下、 M I S と称する） からなる基本セルの集合たるセル列と チップの周辺に形成された複数の入出力セル （ I 0セル） とを予 め有し、 ユーザー仕様によりチップ上の配線チヤネル等に電源配線 及び信号配線を敷設する ことだけで所望の大規模論理回路等を構成 するようになつている。 入出力セル （ I ノ 0セル） のラ イ ブラ リ 一 と しては種々のセル搆成が提案されているが、 いずれも I / 0バッ ファを基本とするものである。 I ノ 0セルの出力 ト ラ ンジスタは外 部の T T L とコ ンパチブルにするため、 例えば 0 . 4 Vの電位差で z o 0 . 4 m Aのシンク電流を流せるだけの電流能力が必要であるが、 配線敷設の変更により内部基本セルで構成された専用論理回路から の単一の出力信号線を複数の I / 0セル 接続することにより出力 電流の値を変える ことが可能である。 しかし、 配線プロセス完了後. チッブ実装の電子回路に組み込まれた後においては、 その出力電流 の値は恒常的に一定であるため、 システム環境の変化に応 た消費 電流の省力化や必要に応じて高駆動化の自由度に欠ける。 外部電源 の電圧レベルを調整することによりある程度の出力電流値を変化さ せることができるが、 電源電圧レベルの可変は他の素子にも影響を 及ぼすので好ましくない。 近年、 チップ実装後のシステム環境にお
    [0004] ' 5 いて所定の出力電流値を積極的に可変調整できる半導体集積回路の 出現が望まれていた。
    [0005] そこで、 本発明は、 上述のような要請に基づいて、 出力電流値を 内部又は外部から可変制御可能のマスタ—スラィス半導体集積回路 を実現することにある。
    [0006] I 0
    [0007] 発明の開示
    [0008] マスタ一スライス半導体集積回路は、 複数の トラ ンジスタからな る基本セルの集合たるセル列と、 チップの周辺に形成された複数の 入出力セルとを予め有し、 チップ上に配線を敷設して基本セルを以 て所望の論理回路が構成されるものであるが、 本発明においては、 その論理回路の出力信号と内部信号又は外部信号たる電流値変更信 号とに基づいて論理演算によって制御信号を作成する制御信号生成 手段を有しており、 また、 一方の電源電位と出力端子との間に並列 形成され、 制御信号生成手段からの制御信号により開閉される 2以
    [0009] Z 0 上の電流経路とを持つ電流供給手段を備えるものである。 このよう 'な構成においては、 内部基本セルで構成された専用の論理回路から の出力信号の論理の如何と電流値変更信号の論理の如何によつて電 流供給手段を制御する制御信号が制御信号生成手段にて作成される < 電流供給手段は 2以上の電流経路で構成されており、 これらの電流 経路は制御信号によって開閉制御されるので、 制御信号の如何によ つて電流経路数を変更する ことができるので、 外部へ供給される電 位は高レベル又は低レベルで、 出力電流は離散的に複数の値を選択 できる。 従って、 チップ実装後においても、 外部に接続さるべき回 路を高躯動にする場合には、 電流供給量を増大させるこ とができ、 また例えば外部回路の静止状態時には電流供給量を減少させ、 消費 電流の抑制を図ることができる。
    [0010] 例えば、 高レベルの電流値を可変制御する目的においては、 上述 の一方の電源電位を電源高電位とすることは勿論である力、 電流経 路の開閉手段として ρチヤネル型絶緣ゲー ト電界 ト ラ ンジスタを有
    [0011] 1 o する構成を採用する。 また、 低レベルの電流値を可変制御する目的 においては、 一'方の電源電位を電源低電位とし、 電流経路には Νチ ャネル型絶緣ゲニ ト電界 ト ラ ンジスタを備える構成を採用する。 上述のようなマスタースライ ス半導体集積回路における現実の回 路構成は、 例えば、 制御信号生成手段及び電流供給手段はすべて基 本セルで構成されるべき ものでも良い。 かかる場合には、 配線敷設 工程のみで画路結線が可能であるので、 無駄な素子作り込み領域を 排除でき、 チッブ面積の縮小化に資すると共に配線敷設の自由度も 図れる。 他方、 制御信号生成手段及び電流供給手段はすべて入出力 セルで構成されるべき ものでも良い。 かかる場合には、 入出力セル τ o の接続配線が短く なり、 A C特性， D C特性の信頼度を高める こ と ができる。 また、 制御信号生成手段は基本セルで構成し、 電流供給 手段は入出力セルで構成する場合でも構わない。
    [0012] 本発明は、 電流供給手段の電流経路が 2つである場合の具体的な レイ アウ ト としては、 次のような入出力セルの構成を採用する。 即 ち、 電流供給手段を構成する一対の絶緣ゲー ト電界効果 ト ラ ノ ' ジフ タの作り込み領域は、 出力端子に接続さるべき共用主幹出力配線に 関して左右対称に配置されている。 各トラ ンジスタは、 共用主幹出 力配線に近接平行して延在するクロスアンダ部と、 このクロスアン ダ部から略直角方向に分岐した複数の分岐ゲート電極と、 それらの 分岐ゲー ト電極を横切る領域に対してセルファライ ンで形成された 拡散層と、 拡散層のうち各分岐ゲー ト電極を挟む一対の領域に導電 接触する分岐ソース電極及び分岐ドレイ ン電極とを有しており、 複 数 ø分岐ドレイ ン電極は共用主幹出力配線から分岐し分岐ゲー ト電 極と平行していると共に、 複数の分岐ソース電極はソース共用配線 部から分岐し分岐ゲート電極と反平行している。 このように、 櫛歯 状の分岐ゲー ト電極を複数個有する ト ラ ンジスタを構成することに より入出力セルの幅寸法を抑制することができる。
    [0013] 上述のように、 高レベル又は低レベルの一方の論理について出力 電流値を可変制御させるだけでなく、 高レベル及び低レベルの双方 の論理について電流値の可変出力も可能である。 このような目的に おいて本発明は、 論理回路の第】 の回路の出力信号と第 1 の電流値 変更信号とに基づいて論理演算によって第 1 の制御信号を作成する 第 1の制御信号生成手段と、 論理回路の第 2の回路の出力信号と第 2の電流値変更信号とに基づいて論理演算によって第 2 の制御信号 を作成する第 2の制御信号生成手段と、 第 1 の制御信号生成手段又 は第 2の制御信号生成手段の一方を能動選択する選択制御手段と、 第 1 の電源電位と出力端子との間に並列形成され、 第 1 の制御信号 により開閉される 2以上の第 1 の電流経路と、 第 2の電源電位と出 力端子との間に並列形成され、 第 2の制御信号により開閉される 2 以上の第 2の電流経路と、 を有する構成を採用する。 単一の出力端 子に対して高低の両電位が同時に接続されないよう、 特に、 第 1 の 制御信号生成手段又は第 2 の制御信号生成手段の一方を能動選択す る選択制御手段が設けられている。
    [0014] 図面の簡単な説明
    [0015] 図 1 は本発明の実施例 1 に係る半導体集積回路の出力電流値可変 回路を示す回路構成図である。
    [0016] 図 2 は同実施例における出力電流供給回路 1 4 の半導体作り込み 構造を示すレイ アウ ト図である。
    [0017] 図 3 は本発明の実施例 2 に係る半導体集積回路の出力電流値可変 回路を示す回路構成図である。
    [0018] 図 4 は本発明の実施例 3 に係る半導体集積回路の出力電流値可変 回路を示す回路構成図である。 発明を実施するための最良の形態
    [0019] 次に、 本発明の実施例を添付図面に基づいて説明する。
    [0020] (実施例 1 ) ·
    [0021] 図 1 は本発明の実施例 1 に係る半導体集積回路の出力電流値可変 回路を示す回路構成図である。 この出力電流値可変回路 1 0 は高電 位レベル （以下、 H レベルと称する） の電流値を可変するもので、 制御信号生成画路 1 2 , 出力電流供給回路 .1 4及び出力端子 （バッ ド） 1 6から構成されている c
    [0022] 制御信号生成回路 1 2 は、 内部基本セルで構成された専用論理回 路 1 1 の所定の出力信号 S 0 U T と内部基本セルで構成された所定の 回路の出力信号 （内部信号 S , ) 又は入力端子 （パッ ド） 1 3から パッファ 1 3 a を介して供給される外部信号 S z とを人力信号と し 第 1 の制御信号 及び第 2の制御信号 Cz を生成するものである, ここで、 内部信号 S , 又は外部信号 S 2 は電流値変更信号 Sと して 機能している。 制御信号生成回路 1 2は、 電流値変更信号 Sの論理 を反転するイ ンバータ I N V , と、 出力信号 S ουτ の論理を反転す るィ ンバー夕 I N V z と、 3入力 0 Rゲー ト 1 2 a と、 3入力 A N Dゲー ト 1 2 bとから構成されており、 3入力 0 Rゲー ト 1 2 a は. イ ンバータ I N V2 の出力 S (バー） ， 出力信号 S。UT 及び第 2の 制御信号 C2 を入力として第 1 の制御信号 C , を出力.し、 また 3入 力 A N Dゲー ト 1 2 bは、 ィ ンバータ I N V 2 の出力信号 S。υτ ( バー） ， イ ンバータ I N V 2 の出力 S (バー） 及び第 1 の制御信号 C , を入力とし第 2の制御信号 C2 を出力する。
    [0023] 出力電流供給回路 1 4.は、 電源高電位 Vddと出力端子 （バッ ド） 1 6 との間に並列接続された 2つの Pチャネル M I S ト ラ ンジスタ T r , , T r 2 で構成されている。 第 1 の M I S ト ラ ンジスタ T r！ は第 1 の制御信号 C , によりゲー ト制御され、 第 2の M I S ト ラ ンジスタ T r 2 は第 2の制御信号 C 2 によりゲー ト制御される。
    [0024] このような構成の出力雩流値可変回路 1 0においては、 所定の専 用論理回路 1 1 は内部セルァレイ により構成されているか、 制御信 号生成回路 1 2 ,.出力電流供給画路 1 4 も内部基本セルで構成する ことができる。 勿論、 これら両者又は一方を I ZOセル内に予め作 り込んでおいても良い。 出力電流値可変回路 1 0のすベてを I /O セル内で構成した場合には、 Iノ0セルの接続配線が短くなり、 A C特性， D C特性の信頼度を高めることができる。 また出力電流値 可変回路 1 0のすベてを基本セルで構成した場合には、 パターン固 定の専用型でないため、 チップ面積の縮小化に資すると共に配線敷 設の自由度も図れる。 更に、 出力電流値可変回路 1 0 のう ち電流供 給回路 1 4を I /0セル内で構成し、 制御信号生成回路 1 2を基本 セルで構成した場合には、 制御信号生成回路 1 2についてはパター ン固定の専用型でないため、 この点からチッブ面積の縮小化に資す ると共に配線敷設の自由度も図れる。
    [0025] 次に、 上記出力電流値可変回路 1 0の動作について説明する。 専 用論理回路 1 1からの出力信号 S。UT が Hレベルのときには、 電流 値変更信号 Sの綸理レベルの如何に拘わらず、 第】 の制御信号 C i は Hレベルで、 第 2の制御信号 C 2 は L レベルである。 このため、 第 1 の M I S トラ ンジスタ T r ! はオフ状態で、 第 2の M I S ト ラ ンジスタ T r 2 はォン状態である。 今、 第 1及び第 2の M I S.ト ラ ンジスタ T r , , T r z が同等の素子サイ ズで特性が相等しいとす ると、 電源高電圧 V ddから第 2の M I S ト ラ ンジスタ T r 2 を介し て電流値 i の出力電流が出力端子 1 6へ供給される。 即ち、 出力^ 子 1 6には Hレベルの電流値 i の出力電流が現れる。 こ こて、 専用 論理回路 1 1の出力信号 S。UT が L レベルになった場合には、 電流 値変更信号 Sの論理 4レベルの如何により第 1及び第 2 の制御信号 C , , Cz の論理が決定される。 まず、 電流値変更信号 Sが L レべ ルのときには、 第 1及び第 2の制御信号 , C z は共に Hレベル である。 このため、 第 1及び第 2の M I S トラ ンジスタ Τ Γ ι , Τ r 2 は共にオフ状態であるので、 電源高電圧 ' ddと出力端子 1 6 と の間には電流路が形成されず、 出力電流値は零である。 一方、 電流 値変更信号 Sが Hレベルのときには、 第 1及び第 2の制御信号 C , C 2 は共に L レベルである。 このため、 第 1及び第 2の M I S トラ ンジスタ T r , , T r z は共にオ ン状態であるので、 電源高電圧 V"から 2つの並列電流路を介して電流値 2 i の出力電流が出力端 子 1 6 (外部） 側へ流れる。 即ち、 H レベルで電流値 2 i の出力電 流が現れる。 このように、 出力端子 1 6へ供給される Hレベルの外 部出力 X οϋΤ の電流値を電流値変更信号 Sにより i と 2 i に選択設 定できるので、 チップの使用環境に応じて消費電力の軽減化が図れ ると共に、 高駆動化の自由度を大き くすることができる。
    [0026] 図 2は同実施例における出力電流供給回路 1 4 の半導体作り込み 構造を示すレイァゥ ト図である。 この出力電流供給回路 1 4 の構造 は、 チップの周辺領域たる I ZOセル領域内に形成されている。 出 力電流供給回路 1 4を構成する一対の Pチャネル M I S ト ラ ンジス タ T r i , T r 2 は、 矩形状の出力端子 （パッ ド） 1 6に接続した アルミ二ゥムの共用'主幹出力配線 Lに関して左右対称に配置されて いる。 従って、 一方の ト ラ ンジスタ Τ Γ Ι の構造のみについて説明 する。 トラ ンジスタ T r , のポリ シリ コ ン ' ゲー ト （多結晶シリ コ ン · ゲー ト） は、 共用主幹出力配線 Lに近接平行して延在するク口 スアンダ部 G 1 0と、 このクロスァンダ部 G , 0から等間隔で分岐した 5本の分岐ゲ一ト電極 G H〜G 1 sとを有している。 このポリ シリ コ ン · ゲートは、 半導体基板上の絶緣膜（ 図示せず） を介して形成さ れているが、 5本の分岐ゲー ト電極 11〜015を横切る縦長領域に 対してそれらをマスクとしてセルファライ ンにより P型不純物の拡 '散層 （活性層） 1 4 aが形成されている。 各分岐ゲー ト電極 G H〜 G1 Sを挟んだ両側には、 ソース共用配線部 1から分岐した 3本の分 岐ソース電極 1 , 〜 1 3 と共用主幹出力配線 Lから分岐した 3本の 分岐ドレイ ン電極 1^ 〜 L 2 とが反平行に並列している。 従って、 分岐ゲ一ト電極 G t lとそれを挟むソース領域 及びドレイ ン領域 D L, 分岐ゲー ト電極 G 1 2とそれを挟むドレイ ン領域 D 12及びソ ー ス領域 S 12, 分岐ゲ一 ト電極 G 1 3とそれを挟むソース領域 S 13及び ド レイ ン領域 D 1 3, 分岐ゲ一 ト電極 G , 4とそれを挟む ドレイ ン領域 D 14及びソース領域 S 1 4 ドレイ ン領域 D , , , 分岐ゲー ト電極 G , 5と それを挟むソース領域 S 15及び ドレイ ン領域 D 1 5は、 それぞれ短チ ャネル幅 Wの M 0 S部を構成している。 このように櫛歯状の複数の M 0 S部を共用主幹出力配線 Lに沿って形成した構造においては、 チつプの縁方向の長さを圧縮できるので、 I / 0セルの幅寸法を増 大させずに、 2つの ト ラ ンジスタ T r t , T r z を詰め込むことが できた。
    [0027] (実施例 2 ) '
    [0028] 図 3 は本発明 0実施例 2 に係る半導体集積回路の出力電流値可変 画路を示す回路構成図である。 なお、 図 3 において図 1 に示す部分 と同一部分には同一参照符号を付し、 その説明は省略する。 この実 施例に係る出力電流値可変画路も制御信号生成画路 1 2 , 出力電流 供給回路 2 4及び出力端子 （パッ ド） 1 6から構成されているが、 実施例 1 と異なる点は'、 出力電流供給回路 2 4 の構成にある。 即ち. この出力電流供給回路 2 4 は、 電源低電位 （接地電位） Vssと出力 端子 （バッ ド） 1 6 との間に並列接続された 2 つの Nチャネル M I S ト ラ ンジスタ , F 2 で構成されている。 第 1 の M I S ト ラ ン ジスタ F , は第 1 の制御信号 C , によりゲー ト制御され . 第 2 の M I S ト ラ ンジスタ F 2 は第 2 の制御信号こ z によりケー ト制御され る。
    [0029] 前述したよ う に、 S。UT が H レベルのときには、 電流値変更信号 Sの論理レベルの如何に拘わらず、 第 〗 の制御信号 C , H !ノ へ ル で、 第 2の制御信号 C z は L レベルである。 このため、 第 1 の M ί S ト ラ ンジスタ F , はオ ン状態で、 第 2の M I S トラ ン：:.'ス夕 F 2 はオフ状態であり、 第 1及び第 2の M I S ト ラ ンジスタ F i , F , が同等の素子サイズで特性が相等しいとすると、 出力端子〗 6から 5 第 1 の M I S ト ラ ンジスタ F , を介して電流値 i の出力電流が電源 低電圧 Vssへ供給される。 即ち、 出力端子 1 6には L レベルの電流 値 i の出力電流が現れる。 次に、 S OUT が L レベルで電流値変更信 号' Sが L レベルのときには、 第 1及び第 2の制御信号 C ^ ， C： 共に Hレベルである。 このため、 第 1及び第 2の M I S. 卜ラ ンジス0 タ F , , F 2 は共にオ ン状態であるので、 出力端子 1 6から 2つの 並列電流路を介して電流値 2 i の出力電流が電源低電位 （ V s's) 側 へ流れる。 即ち、 Lレベルで電流値 2 i の出力電流が現れる。 一方 S O UT が L レベルで電流値変更信号 Sが Hレベルのときには、 第 1 及び第 2の制御信号 d ; C z は共に L レベルである。 このため、δ 第 1及び第 2の M I S ト ラ ンジスタ F , , F z は共にオフ状態であ るので、 電源低電圧 Vssと出力端子 1 6 との間には電流路が形成さ れず、 出力電流値は零である。 このように、 出力端子 1 6へ供給さ れる L レベル 0.外部出力 YOL'T の電流値を電流値変更信号 S によ り i と 2 i に選択設定できる。
    [0030] o (実施例 3 )
    [0031] 図 4は本発明の実施例 3に係る半導体集積回路の出力電流値可変 回路を示す回路構成図である。 なお、 同図において図 1又は図 2に 示す部分と同一部分には同一参照符号を付し、 その説明は省略する この出力電流値可変回路 3 0 は、 Hレベル及び Hレベルの出力電流, 値を変更できるよう構成されており、 高レベル電流値可変回路 3 1 と低レベル電流値可変回路 3 2 とからなる。 高いベル電流値可変回 路 3 1 は、 制御信号生成回路 1 2及び出力電流供給回路 1 4 を有し ている。 また低レベル電流値可変回路 3 2 は制御信号生成回路 3 4 及び出力電流供給回路 2 4 を有している： この出力電流値可変回路 3 0 は単一の出力端子 1 6 に H レベル又は L レベルの出力電流を供 給するものであるため、 後述するように、 論理の競合を排除する制 御選択回路 3 5が低レベル電流値可変回路 3 2側に設けら rしている 実施例 1 の場合と同様に、 専用論理回路 1 〗 の出力信号 t F が H レベルのときには、 電流値変更信号 D R の論理レベルの如何に拘わ らず、 制御信号生成回路 1 2 の第 〗 の制御信号 P , は H レベルで、 第 2の制御信号 P 2 は L レベルである。 従って.、 第 2 の ト ラ ン ジタ T r z のみオン状態であるので、 出力端子 1 6には電源高電圧 V d d からその ト ラ ンジタ T r 2 を介して H レベルの電流値 i の出力電流 が供給される。 このとき、 低レベル側の選択回路 3 5 の出力 j k は共に L レベルであるため、 制御信号生成回路 3 4 の第 1 及び第 2 の制御信号 N , N 2 は共に L レベルであ 、 低レベル側の第 ] 及 び第 2 の トラ ンジタ F I , F 2 は共にオフ状態である。
    [0032] 専用論理回路 1 1 の出力信号 E P .が L レベルで、 電流値変更信号 D P が H レベルのときには、 実施例 1 の場合と同様に、 制御信号生 成回路 1 2の第 1及び第 2 の制御信号 P , . ,,Ρ 2 は共に L レベル ある。 従って、 第 1及び第 2 の ト ラ ンジス T r- , T I' z が共に オ ン状態であるので、 出力端子 1 6には電源高電圧 · d dから ト ラ ジタ T r , , T r z を介して H レベルの電流値 ； i の出力電流が^ 給される。 このとき、 低レベル側の選択回路 3 5 の出力 j . k は に レベルであるため、 制御信号生成回路 3 4 の第 i 及び第 2 の^ 御信号 , Ν2 は共に L レベルであり、 低レベル側の第 1及び第 2の トランジタ F , , F 2 は共にオフ状態である。
    [0033] 次に、 専用論理回路 1 1 の出力信号 EP が Lレベルて、 電流値変 更信号 D P が L レベルのときには、 第 1実施例と同様に、 制御信号 生成回路 1 2の第 1及び第 2の制御信号 P , , P 2 ' は共に H レベル である。 従って、 第 1及び第 2の ト ラ ンジスタ T r , , T r 2 は共 にオフ状態である。 このとき、 制御選択回路 3 5の N 0 Rゲー トの 出力が H レベルであるため、 A N Dゲー ト 3 5 b , 3.5 cが電流値 変更信号 DN と専用論理回路 2 1の出力信号 EN の論理を通過させ. 制御信号生成回路 3 4 は実施例 2の場合と同様に機能する。 即ち、 電流値変更信号 DN の論理レベルの如何に拘わらず、 専用論理回路 2 1 の出力信号 EN が Hレベルのときには、 制櫛信号生成回路 3 4 の第 1 の制御信号 N , は Hレベルで、 第 2の制御信号 N z は L レベ ルであるため、 第 1 の ト ラ ンジスタ F , のみがオン状態であり、 出 力端子 2 3から電源低電圧 Vssへは第 1 の トラ ンジスタ F , を介し て L レベルの電流値 iが流れる。 専用論理回路 1 1 の出力信号 E P が Hレベルで、 電流値変軍信号 DP が Lレベルのときには、 実施例 2 と同様に、 制御信号生成回路 3 4の第 1及び第 2の制御信号 N , Nz は共に Hレ^ルである。 このため、 電流供給回路 2 4の第 1及 び第 2の トランジスタ F , , F が共にオン状態であるのて、 出力 端子 2 3から電源低電圧 Vssへは第 1及び第 2の ト ラ ンジスタ F , , F 2 を介して Lレベルの電流値 2 i が流れる。 更に、 専用論理回路 1 1 の出力信号 EP 及び電流値変更信号 DF が共に Lレベルのとき には、 実施例 2 と同様に、 制御信号生成回路 3 4の第 1及び第 2の 制御信号 , Nz は共に Lレベルである。 このため、 電流供給回 路 2 4 の第 1及び第 2の ト ラ ンジスタ F , , F ζ が共にオフ状態で ある。
    [0034] このよう に、 本実施例では Η レベルの論理出力については電流値 i 又は 2 i の電流容量の選択設定が可能であると共に、 L レベルの 論理出力についても電流値 i 又は 2 i の電流容量の選択設定が可能 である。
    [0035] なお、 上記各実施例においては、 出力電流値の設定は 2つの離散 値に限定されているが、 並列の電流路を増設することにより 3以上 の離散値を設定できることは言う迄もない。 産業上の利用可能性
    [0036] 以上のように、 本発明に係るマスタ一スライ ス半導体集積回路は. チップ実装後において内部又は外部信号の制御によつて H レベル又 は L レベルの出力電流の値を可変できるよう に構成されているのて システム環境の変化に応じて消費電流の省力化や一時的な高駆動化 を必要とする半導体装置に用いるに適している。
    权利要求:
    Claims請 求 の 範 囲
    1 . 複数の トラ ンジスタからなる基本セルの集合たるセル列と、 チ ップの周辺に形成された複数の入出力セルとを予め有し、 チップ上 に電源配線及び信号配線を敷設して該基本セルを以て所望の論理回 路が搆成さるべきマスタースライ ス半導体集積回路であつて、 該論 理回路の出力信号と電流値変更信号とに基づいて論理演算によって 制御信号を作成する制御信号生成手段と、 一方の電源電位と出力端 子との間に並列形成され、 該制御信号により開閉される 2以上の電 流経路とを持つ電流供給手段を有することを特徴とするマスタース
    I 0 ラィス半導体集積回路。
    2 . 請求項 Γにおいて、 前記一方の電源電位は電源高電位であり、 前記電流経路は Pチャネル型絶緣ゲー ト電界トラ ンジスタを有する ことを特徴とするマスタ一スライス半導体集積回路。
    3 . 請求項 2において、 前記一方の電源電位は電源低電位であり、 前記電流経路は Nチャネル型絶緣ゲー ト電界 トランジスタを有する ことを特徴とするマスタースライス半導体集積回路。
    4 . 請求項 2又は 3において、 前記制御信号生成手段及び前記電流 供給手段は前記基本セルで構成されるべきものであることを特徴と するマスタースライス半導体集積回路。
    2 0 5 . 請求項 2又は 3において、 前記制御信号生成手段は前記基本セ 'ルで構成されるべきものであり、 前記電流供給手段は入出力セルで 構成されてなることを特徴とするマスタースライス半導体集積回路 <
    6 . 請求項 5において、 前記電流供給手段を構成する一対の絶縁ゲ' - ト電界効果トランジスタの作り込み領域は、 出力端子に接続さる べき共用主幹出力配線に関して左右対称に配置されており、 各 トラ ンジスタは、 該共用主幹出力配線に近接平行して延在するク ロスァ ンダ部と、 このク ロスァ ンダ部から略直角方向に分岐した複数の分 岐ゲー ト電極と、 それらの分岐ゲー ト電極を横切る領域に対してセ ルファライ ンで形成された拡散層と、 該拡散層のう ち各分岐ゲー ト 電極を挟む一対の領域に導電接触する分岐ソース電極及び分岐 ドレ イ ン電極とを有しており、 複数の該分岐ド レイ ン電極は共用主幹出 力配線から分岐し該分岐ゲー ト電極と平行していると共に、 複数の 該分岐ソース電極はソース共用配線部から分岐し該分岐ケー ト電極 と反平行していることを特徴とするマスタースライ ス半導体集積回 路。
    7 . 請求項 1又'は 2 において、 前記制御信号生成手段及び前記電流 供給手段は前記 S本セルで構成されてなることを特徴とするマスタ ースラ イ ス半導体集積回路。
    8 . 複数の ト ラ ンジスタからなる基本セルの集合たるセル列と . ップの周辺に形成された複数の入出力セルとを予め有し、 チ ッ ブ J: に電源配線及び信号配線を敷設して該基本セルを以て所望の論理回 路が構成さるべきマスタ一スライ ス半導体集積回路であって、 該¾ 理回路の第 1 の回路の出力信号と第 1 の電流値変更信号とに基づい て論理演算によって第 1 の制御信号を作成する第〗 の制御信号生成 手段と、 該論理回路の第 2 の回路の出力信号と第 2 の電流値変更信 号とに基づいて論理演箕によって第 2 の制御信号を作成する第 2 C, 制御信号生成手段と、 第 1 の制御信号生成手段又は第 2 の制御信号 生成手段の一方を能動選択する選択制御手段と、 第 1 の電源電位と 出力端子との間に並列形成され、 第 1 の制御信号により開閉される 2以上の第 1 の電流経路と、 第 2 の電源電位と該出力端子との間に 一 】 6— 並列形成され、 第 2の制御信号により開閉される 2以上の第 2の電 流経路と、 を有することを特徴とするマスタ一スライス半導体集積 回路。
    9 . 請求項 8 において、 前記第 1 の電源電位は電源高電位で、 前記 5 第 2 の電源電位は電源低電位であり、 前記第 1 の電流経路は Pチヤ ネル型絶緣ゲ一ト電界ト ラ ンジスタを有し、 前記第 2 の電流経路は Nチャネル型絶緣ゲート電界トランジスタを有することを特徴とす るマスタースライ ス半導体集積回路。
    10. 請求項 8 において、 前記第 1及び第 2の制御信号生成手段及び , ο 前記第 1及び第 2の電流供給手段は前記基本セルで構成されるべき ものであることを特徴とするマスタースライス半導体集積画路。
    11. 請求項 8において、 前記第 1及び第 2の制御信号生成手段は前 記基本セルで樺成されるべきものであり、 前記第 1及び第 2 の電流
    " 供給手段は入出力セルで構成されてなることを特徴とするマスタ一 . 5 スライ ス半導体集積回路。
    12. 請求項 8 において、 前記第 1及び第 2 の制御信号生成手段及び 前記第 1及び第 2の電流供給手段は前記基本セルで構成されてなる ことを特徴とす-るマスタースライス半導体集積回路。
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    同族专利:
    公开号 | 公开日
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1992-02-06| AK| Designated states|Kind code of ref document: A1 Designated state(s): JP US |
    优先权:
    申请号 | 申请日 | 专利标题
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